桂林电子科技大学学报

2018, v.38;No.155(02) 92-96

[打印本页] [关闭]
本期目录 | 过刊浏览 | 高级检索

1 Gbit/s QC-LDPC码译码结构的设计
Design of 1 Gbit/s QC-LDPC decoder

黄志成;陈紫强;谢跃雷;李亚云;

摘要(Abstract):

为了提高准循环奇偶校验(QC-LDPC)码的译码速率,提出一种改进的部分并行QC-LDPC译码结构(IPPD)。根据QC-LDPC校验矩阵的特点,对子矩阵进行平均分层,采用部分并行译码结构加快译码迭代速度。实验仿真采用IEEE802.16e中码长为864、码率为0.5的QC-LDPC码进行验证。实验结果表明,当最大迭代次数为15、系统时钟频率为107 MHz时,该译码结构的吞吐率可达1Gbit/s。

关键词(KeyWords): 准循环奇偶校验;部分并行译码结构;子矩阵

Abstract:

Keywords:

基金项目(Foundation): 国家自然科学基金(61461015);; 广西自然科学基金(2015GXNSFAA139302);; 桂林电子科技大学研究生教育创新计划(2017YJCX24)

作者(Author): 黄志成;陈紫强;谢跃雷;李亚云;

Email:

参考文献(References):

文章评论(Comment):

序号(No.) 时间(Time) 反馈人(User) 邮箱(Email) 标题(Title) 内容(Content)
反馈人(User) 邮箱地址(Email)
反馈标题(Title)
反馈内容(Content)
扩展功能
本文信息
服务与反馈
本文关键词相关文章
本文作者相关文章
中国知网
分享